패스트캠퍼스 챌린지 13일차, 반도체 설계 기본 Verilog&FPGA

 

13일차, Verilog Modeling 단원 마무리

오전에 병원에 다녀왔다. 목감기 초기 증상으로 약을 처방받았다. 연휴 내내 집 밖으로 한 발자국도 안 나갔는데 어떻게 감기에 걸렸지?

내가 패스트캠퍼스 환급챌린지로 수강 중인 강의는 반도체 설계를 위한 언어인 Verilog에 대한 강의다. 나는 전자전기공학부 3학년을 마쳤고, 시스템반도체설계 분야의 진로를 희망하는데 학부 수업에서 베릴로그를 배울 기회가 없었기 때문에 따로 강의를 구매하여 듣고 있다. 지금 듣고 있는 부분은 Verilog 설계 방법론을 설명하는 부분이다. 무료 웹사이트인 https://www.edaplayground.com에서 실습을 진행한다. 나는 C, C++, 파이썬을 모두 배운 적 있어서 코딩 자체는 그리 어렵지 않았다.

오늘은 Ch04. Verilog Modeling 단원을 마무리했다. 오늘은 강의가 좀 길었고 연습문제가 두 개나 있었다.

연습문제를 시작하기 전에 Behavioral Modeling의 다양한 구성에 대해 배웠다. procedure block의 종류와 사용 예시, sensitivity list의 사용 예시, 조건문과 반복문을 어떻게 쓰는지 배웠다.

연습문제는 4-bit counter 설계와 시, 분, 초를 나타내는 시계를 설계하는 것이었다. testbench 코드를 작성할 때 생각보다 많은 수의 procedure block을 사용하게 되어 신기했다. 서로 병렬로 처리되는 procedure block이라는 개념이 다른 언어에는 없는 것 같은데 아직 새롭고 익숙하지 않다. 또 강사님께서 parameterized design을 강조하셔서 서툴지만 counter의 bit 수를 parameter로 정의하여 설계해 보았다. 시계 문제에서는 의외로 알고리즘이 어려웠다. 시, 분 초를 언제 증가시키고 언제 0으로 만들지 정하는 게 어려웠던 것 같다. if~else문을 과다하게 사용했었는데 강사님의 코드를 보고 고쳤다.

내일은 Ch05. FSM으로 넘어간다. FSM은 논리회로 시간에 배워서 지겹도록 설계했었는데 베릴로그에서는 어떤 시각으로 FSM을 다룰지 궁금하다.

 

본 포스팅은 패스트캠퍼스 환급 챌린지 참여를 위해 작성하였습니다.

https://bit.ly/48sS29N

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