패스트캠퍼스 챌린지 15일차, 반도체 설계 기본 Verilog&FPGA

15일차, FSM 마무리

오랜만에 집 근처 스터디카페에 왔다. 기간은 20일 정도 남았는데 시간이 40시간이나 남아 있었다…자주 와야겠다.

내가 패스트캠퍼스 환급챌린지로 수강 중인 강의는 반도체 설계를 위한 언어인 Verilog에 대한 강의다. 나는 전자전기공학부 3학년을 마쳤고, 시스템반도체설계 분야의 진로를 희망하는데 학부 수업에서 베릴로그를 배울 기회가 없었기 때문에 따로 강의를 구매하여 듣고 있다. 지금 듣고 있는 부분은 FSM(Finite State Machine)에 대해 설명하는 부분이다. 이번 챕터는 이론 강의 위주로 이루어져 있고, 실습은 무료 웹사이트인 https://www.edaplayground.com에서 진행한다.

오늘은 Ch05. FSM의 마지막 2개 강의를 들었다. 연습문제와 실제 사용 예시를 다루는 강의였다.

본격적으로 코딩을 해 보면서 느낀 거지만 이 EDA playground라는 사이트, 굉장히 불편하다. 거의 아두이노IDE 급으로 불편하다. 정확히는 함수를 입력할 때 각 매개변수가 뭘 의미하는지 띄워 주는? 그런 창이 나왔으면 좋겠다고 생각했다. 연습문제를 풀다가 도저히 못 참겠어서 VSCode에 Verilog extension을 설치했다.

설치한 extension

VSCode에서 코딩하면 이렇게 보인다.

잘 몰라서 그냥 다운로드 수 제일 많은 걸로 받았다. 여기서 짜고 EDA playground에서 복붙해서 시뮬레이션할 생각이다. 그냥 하이라이트만 쓰면 별 차이 없겠지만 tab으로 이미 사용한 변수명을 자동완성할 수 있다. 왠지 코딩이 더 잘 되는 기분이 든다!

할 수 있는 데까지 하고 강사님 강의를 봤다. 신호등이면 빨간불, 노란불, 초록불이 각각 0 또는 1의 output일 텐데 나는 그걸 light라는 하나의 변수로 선언했었다…열심히 코드를 수정했다. 그래도 지난 번 연습문제보다는 정답에 많이 가까워진 것 같다.

localparam을 저장하는 reg을 선언해줘야 한다는 점이 HDL의 특징인 것 같다. 쉽게 익숙해지지 않는 특징이다. 그리고 #define을 사용해서 기능을 추가하는 것도 새로웠다.

내일은 testbench에 대해서 배우는 Ch06으로 넘어간다. 하루에 강의를 두세 개씩밖에 안 듣는데도 진도가 쭉쭉 나간다.

 

본 포스팅은 패스트캠퍼스 환급 챌린지 참여를 위해 작성하였습니다.

https://bit.ly/48sS29N

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