패스트캠퍼스 챌린지 5일차, 반도체 설계 기본 Verilog&FPGA

 

5일차, Combinational Logic 마무리

저녁 운동을 하고 집으로 돌아와 책상 앞에 앉았다. 몸도 마음도 가볍다.

내가 패스트캠퍼스 환급챌린지로 수강 중인 강의는 반도체 설계를 위한 언어인 Verilog에 대한 강의다. 지금 듣고 있는 부분은 디지털논리회로를 설명하는 부분이다. 나는 전자전기공학부 3학년을 마친 상태라 전공 내용 복습이라고 생각하며 가볍게 듣고 있다.

오늘은 Part 2의 Combinational logic 중 마지막 두 강의를 들었다. Combinational Logic을 활용하는 대표적인 예시로 어떤 회로가 있는지에 대한 강의였는데, 대부분 집적회로설계 과목에서도 중요하게 다루는 회로들이었다. 아래에 오늘 배운 회로에 관해 간단히 설명을 적어 두었다.

Adder는 어떤 logic을 구현하든 반드시 필요하기 때문에 가장 중요한 회로이다. 생각해보면 논리회로 수업에서는 중요한지 잘 몰랐지만 오히려 이후 컴퓨터구조나 집적회로설계 과목에서 더 중요하게 다뤘었다.

Decoder가 달린 MUX는 C언어의 조건문에 대응된다고 설명하셨다. 그렇게 듣고 나서 생각해보니 회로를 보는 시각이 한층 넓어진 기분이다.

Tri-state Buffer는 양방향 포트를 만들기 위해 사용한다. 그렇게 하면 chip의 면적을 더 줄일 수 있다.

Buffer는 신호를 먼 거리로 전달할 때 사용한다. 전공 과목 중에서는 통신 과목에서 많이 사용한 것 같다.

집적회로설계 과목에서는 같은 회로를 설계하더라도 Pass transistor logic과 같은 다양한 implementation을 고려하는데, 이 강의는 베릴로그를 공부하는 강의이다 보니 대부분의 회로를 gate level에서 다루고 있는 듯하다.

내일은 Part 2 Sequential Logic 부분을 시작한다. Sequential Logic이 clock을 사용한다는 것만 기억나고 자세히는 기억이 나지 않는다. 아마 내일 강의를 잘 들어야 할 것 같다.

본 포스팅은 패스트캠퍼스 환급 챌린지 참여를 위해 작성하였습니다.

https://bit.ly/48sS29N

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